Hallo Wolfgang, wie kann ich dem klassischen Timing Analyzer unter Quartus beibringen, dass ein bestimmter Pfad (32bit hw-multiply) zwischen zwei Registern mehrere Cycles dauern darf? Aus der Quartus-Hilfe werde ich nicht schlau und das "set_multicycle_path" Ding gilt wohl nur für den "TimeQuest" Analyzer. Ich will sowas machen EX-Stage WB-Stage P a P I--+ I P \ res P E *----E | / | R--+ R E b E G G ^ ^ +---------+---- clk Bei der Multiplikation wird im 1ten Cycle die Pipeline (EX und alles davor) gestalled und in WB wird ein "NOP" eingefügt. Im 2ten Cycle wird/soll dann das Ergg im WB-Stage Pipe-Register übernommen werden. mfg Günther Wimpassinger