[SI-LIST] Re: signal ground vs chassis ground

  • From: Joel Brown <joel.brown@xxxxxxxxxx>
  • To: dmarc-noreply@xxxxxxxxxxxxx
  • Date: Wed, 31 Jul 2019 09:03:57 -0700

Leonard,
We have board designs like this, not for EMI reasons but because it is a
requirement by some of our military customers for "safety" reasons.
However we do not have a chassis ground plane on the board, but we connect
the signal ground planes to chassis ground through several capacitors at
each mounting hole.
In any case what you end with is an impedance between signal ground and
chassis ground that varies with frequency and possibly a resonance.
In your case the lower impedance would be at higher frequencies due to the
inter-plane capacitance.
This causes an RF potential difference between signal and chassis that
could result in increased EMI.
Adding stitching capacitors would allow you to have a lower impedance
across a broader range of frequencies as in PDN design.
I always argue against doing this for that reason. It is always better to
minimize the RF potential difference between signal and chassis grounds.
We do a lot of EMI testing on our products and always get them to pass but
sometimes it takes a lot of effort and paying attention to all the design
details.

Regards,

Joel







On Wed, Jul 31, 2019 at 6:24 AM LD <dmarc-noreply@xxxxxxxxxxxxx> wrote:

I recently came out of a review where the designers had placed chassis
ground on the pwb on the second layer. I tried to advise against it but was
quickly shot down. I would like some help explaining why this is an issue
and possibly an approach to show them in analysis or simulation.
The stackup is  from top to bottom is

signalchasis gndgnd (or power)signal
gndpowergnd
signal
gnd
... same down

high speed signals come in on connectors they are all differential. The
highest data rate is 1.2 Gpbs cml and the lowest are around 40mbps RS422.
There is also lvds signaling. All the ICs are tied to power and gnd.
Chassis ground is not directly connected to signal ground other than
through inter layer board capacitance. They have done this on both sides of
the boards. The designer is claiming it is better for EMI.

Please if someone can help prove my case that this is the wrong thing to
do, or if someone can correct my thinking and show me why this is OK please
respond with an thorough explanation and possible ways to simulate this or
analyze it.


Leonard Dieguez


------------------------------------------------------------------
To unsubscribe from si-list:
si-list-request@xxxxxxxxxxxxx with 'unsubscribe' in the Subject field

or to administer your membership from a web page, go to:
//www.freelists.org/webpage/si-list

For help:
si-list-request@xxxxxxxxxxxxx with 'help' in the Subject field


List forum  is accessible at:
               http://tech.groups.yahoo.com/group/si-list

List archives are viewable at:
                //www.freelists.org/archives/si-list

Old (prior to June 6, 2001) list archives are viewable at:
                http://www.qsl.net/wb6tpu





------------------------------------------------------------------
To unsubscribe from si-list:
si-list-request@xxxxxxxxxxxxx with 'unsubscribe' in the Subject field

or to administer your membership from a web page, go to:
//www.freelists.org/webpage/si-list

For help:
si-list-request@xxxxxxxxxxxxx with 'help' in the Subject field


List forum  is accessible at:
               http://tech.groups.yahoo.com/group/si-list

List archives are viewable at:     
                //www.freelists.org/archives/si-list
 
Old (prior to June 6, 2001) list archives are viewable at:
                http://www.qsl.net/wb6tpu
  

Other related posts: