[ibis-interconn] Re: IBIS Interconnect Task Group: Status and Proposal Overview

  • From: "Mirmak, Michael" <michael.mirmak@xxxxxxxxx>
  • To: Walter Katz <wkatz@xxxxxxxxxx>, IBIS-Interconnect <ibis-interconn@xxxxxxxxxxxxx>
  • Date: Thu, 26 Jan 2017 00:22:50 +0000

Walter,

 

Thanks!  These changes should be fairly easy to make.

 

-          MM

 

From: ibis-interconn-bounce@xxxxxxxxxxxxx
[mailto:ibis-interconn-bounce@xxxxxxxxxxxxx] On Behalf Of Walter Katz
Sent: Wednesday, January 25, 2017 2:23 PM
To: IBIS-Interconnect <ibis-interconn@xxxxxxxxxxxxx>
Subject: [ibis-interconn] Re: IBIS Interconnect Task Group: Status and
Proposal Overview

 

MM,

 

Significant suggestions for Slide 5 and 8

 

Walter

 

 

Slide 5

*  Any useful interconnect improvement proposal must support.

-        Coupled and uncoupled I/O models

-        POWER and GND models

-        Coupled I/O and POWER and GND models

-        Clear identification of aggressors and victims in coupled sims

-        IBIS-ISS and Touchstone models

-        Models can be from pin to buffer or can be split into package and
on-die interconnect 

-        Connections without requiring legacy package keywords

-        Explicit identification of interconnect terminals by pin_name,
signal_name or even [Pin Mapping] bus_label

 

Slide 8 split into two slides

 

Interconnect Models and Model Sets

Designed to Support the Way Package

and On-Die Interconnect Models are

Generated and Delivered Today

 

-        Identify whether a coupled signal is only an aggressor or also
"experiences" coupling from all other sources

 

Slide 8a 

*  Interconnect Model Sets

-        Any Grouping Interconnect Models

-        Can have separate Interconnect Model Sets for different interfaces

*  DDR Memory subsystem

*  PCEi Bus

*  Power

-        Can have separate Interconnect Model Sets for coupled simulations

-        Can have separate POWER and GND Interconnect Model Sets

*  Simple POWER and GND with each POWER and GND signal names lumped into a
single terminal at the Pins and on the Silicon

*  Detailed POWER and GND with a terminal for each POWER and GND pin, and
POWER and GND rail connection at each I/O buffer.

*  Middle ground where groups of pins (bus_labels) are connected to a single
terminal.

 

Walter

 

From: ibis-interconn-bounce@xxxxxxxxxxxxx
<mailto:ibis-interconn-bounce@xxxxxxxxxxxxx>
[mailto:ibis-interconn-bounce@xxxxxxxxxxxxx] On Behalf Of Mirmak, Michael
Sent: Wednesday, January 25, 2017 4:56 PM
To: IBIS-Interconnect (ibis-interconn@xxxxxxxxxxxxx
<mailto:ibis-interconn@xxxxxxxxxxxxx> ) <ibis-interconn@xxxxxxxxxxxxx
<mailto:ibis-interconn@xxxxxxxxxxxxx> >
Subject: [ibis-interconn] IBIS Interconnect Task Group: Status and Proposal
Overview

 

(apologies if you receive this twice)

 

Please find enclosed an updated presentation, "IBIS Interconnect Task Group:
Status and Proposal Overview" for the IBIS Summit at DesignCon, with changes
from today's task group meeting review.  Additional comments and suggestions
are welcome.

 

-          MM

Attachment: smime.p7s
Description: S/MIME cryptographic signature

Other related posts: