Ich habs jetzt mal ins comb gegeben, da das reset signal ja synchron ist. Das reset wird also erst bei der nächsten taktflanke übernommen.
ein a reset würde ins sync kommen und sofort ausgeführtdas problem beim sync in der jetzigen logik sehe ich dahingehend, das es im moment (zimindest mit der jetzigen reset logik) nicht ganz klar ist wann das reset endet
bei dem takt an dem das reset runter geht oder einen takt danach.ich würde die reset logic noch dahingehend ändern das sie bei der fallenden flanke auf 0 geht. und das reset im sync machen
wir sollten uns aber auf jeden fall auf eine einheitliche vorgehensweise einigen.
g martin ps.: wie ist es die in sigsys2 gegangen? Am 06.05.2010 23:09, schrieb Günther Wimpassinger:
Hallo Martin,in "predicate_register_arch.vhd" hast du einen Reset im Prozess "comb". Hat das einen bestimmten Grund? Üblicherweise werden *nur* Register (FlipFlop/Latches) mit einem Reset zurück gesetzt. D.h. das gehört meiner Meinung nach in den "sync" Prozess.lg Günther
