[CALU] Re: VHDL Modul Doku
- From: Martin Elshuber <e9825286@xxxxxxxxxxxxxxxxxxxx>
- To: calu-ss2010-tuwien@xxxxxxxxxxxxx
- Date: Wed, 12 May 2010 09:07:46 +0200
Hui,
Predicate Testtbench: gestern habe ich mal die komplette pipline, soweit
vorhanden in me_top bzw. predicate_register_tb instantiert.
Das testbench initialisiert mit kompilierten code das instr. mem, und
führt aus. funzt wunderbar
günther: ist es möglich das der befehl LDC r1,h123 falsch übersetzt
wird, im immediate steht h322 (die byte order ist schon eingerechnet)
g martin
ps: wenn ihr euerer testbench auch so machen wollt müßt ich folgendes
beachten:
1) op_decode ist nooch nicht fertig, also ändert es entsprechend ab das
die für euch wichtigen signale gesetzt werden
2) das instruction mem hat mit dem ersten befehl einen bug. er wird
mehrmals ausgeführt. deher nehmt an dieser stelle ein nop
3) das romfile gebt ihr in instruction_mem_arch_vhdl ein
Günther Wimpassinger wrote:
Hall Kollegen,
ich werde heute noch eine kleine Übersicht der einzelnen VHDL Module
und ihren Verbindungen und Instantierungsplätzen für die Abgabe zeichnen.
lg
Günther
Other related posts:
