[SI-LIST] Re: clock signal non-monotonic nature

  • From: "Bartlett, Josiah" <josiah.bartlett@xxxxxxxxxxxxx>
  • To: "johnson4hw@xxxxxxxxx" <johnson4hw@xxxxxxxxx>, "si-list@xxxxxxxxxxxxx" <si-list@xxxxxxxxxxxxx>
  • Date: Thu, 16 Jun 2016 16:50:44 +0000

Johnson,
It is also important to know that the probe can load the circuit too. Depending 
on which kind of probe you have, you may or may not be loading the clock 
signal. Something with high input impedance in the frequency of measurement is 
important. In general, the other responses are right so far... even with good 
termination, probing along the line will give you a different waveform than at 
the end points. I suggest doing some simple simulations with ideal transmission 
lines to get a good feel for the positional effects of probing.

It may also be the case that the differential termination is correct but there 
are common mode reflections off the receiver that are affecting the signal 
through mode conversion, so make sure you rule that out.

Also, make sure the receiver is not being over driven, in the case where the 
input protection diodes get turned on as the signal transitions, you will get 
some fairly strange, nonlinear behavior on the line.
Regards,

Josiah Bartlett
Principal Engineer
Tektronix, Inc.
T 503.627.2946
http://tek.com

-----Original Message-----
From: si-list-bounce@xxxxxxxxxxxxx [mailto:si-list-bounce@xxxxxxxxxxxxx] On ;
Behalf Of john h
Sent: Thursday, June 16, 2016 8:35 AM
To: si-list@xxxxxxxxxxxxx
Subject: [SI-LIST] clock signal non-monotonic nature

Hi SI Gurus,
I am new to hardware and I am thankful for your inputs on this .
I am probing a clock signal on the board. The clock  is 125MHz differential and 
I am probing it at the receiver end. The receiver is of BGA package  and I am 
probing  at the BGA end  (via )at the bottom side of the board. ( IC is placed 
on the Top side)

The clock pins at the receiver are terminated with 100E internally.

The clock waveform is seen to be of non-monotonic nature.  A dip is seen on the 
rising and falling edge approximately at 80% of signal level.  At that point 
during ramp , the signal dips down a bit and then rise again to 100% of the 
signal level.

I could not exactly understand on the issue.

To debug further, I  removed the AC caps at the receiver (thereby isolating the 
receiver)  and placed a parallel 100E .And I probed across the 100E.

 the signal looks to be completely fine.  monotonic and no dips are seen on the 
edge.

I could not exactly understand on this.  Is the dip seen on the first case is 
due to the reflection from the receiver.  but the receiver is internally 
terminated as per the datasheet.  Appreciate your inputs on this.

Thank you,
Johnson


------------------------------------------------------------------
To unsubscribe from si-list:
si-list-request@xxxxxxxxxxxxx with 'unsubscribe' in the Subject field

or to administer your membership from a web page, go to:
//www.freelists.org/webpage/si-list

For help:
si-list-request@xxxxxxxxxxxxx with 'help' in the Subject field


List forum  is accessible at:
               http://tech.groups.yahoo.com/group/si-list

List archives are viewable at:     
                //www.freelists.org/archives/si-list
 
Old (prior to June 6, 2001) list archives are viewable at:
                http://www.qsl.net/wb6tpu
  

------------------------------------------------------------------
To unsubscribe from si-list:
si-list-request@xxxxxxxxxxxxx with 'unsubscribe' in the Subject field

or to administer your membership from a web page, go to:
//www.freelists.org/webpage/si-list

For help:
si-list-request@xxxxxxxxxxxxx with 'help' in the Subject field


List forum  is accessible at:
               http://tech.groups.yahoo.com/group/si-list

List archives are viewable at:     
                //www.freelists.org/archives/si-list
 
Old (prior to June 6, 2001) list archives are viewable at:
                http://www.qsl.net/wb6tpu
  

Other related posts: