[SI-LIST] Re: Solving signal integrity problems at very high data rates - EDN

  • From: "Lee Ritchey" <leeritchey@xxxxxxxxxxxxx>
  • To: <antokdavis@xxxxxxxxx>, <si-list@xxxxxxxxxxxxx>
  • Date: Wed, 12 Oct 2016 09:36:56 -0700

If you attended the PCIe Gen 3 boot camp at DesignCon 2016 put on by Intel,
you would find that they recommend a thing called a boomerang via to get
from a trace on the top of a PCB to a  through hole connector pin without
the need to remove the via stub.  This is an example of distributing the
parasitic capacitance of the via barrel along its length, which is an
inductor, to minimize its effect on the signal.  

IF you think about it, what is being done is using the via as a transmission
line just like the traces.

When the dimensions of the vias under a  1 mm pitch BGA are done to account
for manufacturability issues, the vias, when traveled length wise, will be
slightly higher in impedance that 50 ohms.  This is fine as the reflection
from this, which will be quite small, is overshoot which does not erode the
signal noise margin.

Same thing happens when a large router is designed with a mid plane that has
the switch cards on one side and the line cards on the other at right angles
with all of the fast signals only in the plug in cards and none on the
backplane itself.  All of the fast signals travel the length of the plated
through holes in the backplane.

Only on the plug in cards is it necessary to employ back drilling or
boomerang vias.

Hope this clears this up a bit.

All of the above statements have been verified with many lab measurements.
Probably doesn't surprise those of you who know me.  

Lee

-----Original Message-----
From: si-list-bounce@xxxxxxxxxxxxx [mailto:si-list-bounce@xxxxxxxxxxxxx] On
Behalf Of Anto Kavungal Davis
Sent: Wednesday, October 12, 2016 5:47 AM
To: si-list@xxxxxxxxxxxxx
Subject: [SI-LIST] Solving signal integrity problems at very high data rates
- EDN

Hi,
I was going through Solving signal integrity problems at very high data
rates - EDN, by Lee Ritchey, Scott McMorrow & Kella Knack -October 04, 2016
Any papers/publications based on the following comment or with similar
results.

"What has been demonstrated by simulations as well as by laboratory
measurement is that when a signal travels the length of the plated through
hole or via, the parasitic capacitance of the hole is distributed along the
length of the hole, rendering it virtually invisible."

Thanks,
Anto


------------------------------------------------------------------
To unsubscribe from si-list:
si-list-request@xxxxxxxxxxxxx with 'unsubscribe' in the Subject field

or to administer your membership from a web page, go to:
http://www.freelists.org/webpage/si-list

For help:
si-list-request@xxxxxxxxxxxxx with 'help' in the Subject field


List forum  is accessible at:
               http://tech.groups.yahoo.com/group/si-list

List archives are viewable at:     
                http://www.freelists.org/archives/si-list
 
Old (prior to June 6, 2001) list archives are viewable at:
                http://www.qsl.net/wb6tpu
  

------------------------------------------------------------------
To unsubscribe from si-list:
si-list-request@xxxxxxxxxxxxx with 'unsubscribe' in the Subject field

or to administer your membership from a web page, go to:
http://www.freelists.org/webpage/si-list

For help:
si-list-request@xxxxxxxxxxxxx with 'help' in the Subject field


List forum  is accessible at:
               http://tech.groups.yahoo.com/group/si-list

List archives are viewable at:     
                http://www.freelists.org/archives/si-list
 
Old (prior to June 6, 2001) list archives are viewable at:
                http://www.qsl.net/wb6tpu
  

Other related posts: