[llvm-uc] Re: 答复: [llvm-uc] Re: 答复: Re: [PATCH] uc32: Add empty Schedule description
- From: 陳韋任 (Wei-Ren Chen) <chenwj@xxxxxxxxxxxxxxxxx>
- To: llvm-uc@xxxxxxxxxxxxx
- Date: Tue, 27 Nov 2012 16:37:42 +0800
On Tue, Nov 27, 2012 at 04:27:42PM +0800, Guan Xuetao wrote:
>
>
> > -----邮件原件-----
> > 发件人: llvm-uc-bounce@xxxxxxxxxxxxx [mailto:llvm-uc-bounce@xxxxxxxxxxxxx] 代表
> > 陳韋任 (Wei-Ren Chen)
> > 发送时间: 2012年11月27日 16:25
> > 收件人: llvm-uc@xxxxxxxxxxxxx
> > 主题: [llvm-uc] Re: 答复: Re: [PATCH] uc32: Add empty Schedule description
> >
> > > > >> +//===----------------------------------------------------------------------===//
> > > > >> +// UniCore Generic instruction itineraries.
> > > > >> +//===----------------------------------------------------------------------===//
> > > > >> +// http://llvm.org/docs/doxygen/html/structllvm_1_1InstrStage.html
> > ^^^^
> >
> > 應該是描述 hw pipeline 中該指令占用哪個 FU，並花用多少 cycle。
>
> 那就是说，用来指导指令调度的？
是的。
>
> >
> > > > >> +def UniCoreGenericItineraries : ProcessorItineraries<[ALU], [], [
> > > > >> + InstrItinData<IIAlu , [InstrStage<1, [ALU]>]>,
> > > > >> + InstrItinData<IILoad , [InstrStage<3, [ALU]>]>,
> > > > >> + InstrItinData<IIStore , [InstrStage<1, [ALU]>]>,
> > > > >> + InstrItinData<IIBranch , [InstrStage<1, [ALU]>]>
> > >
> > > 这个Stage是什么意思？
> >
> > --
> > Wei-Ren Chen (陳韋任)
> > Computer Systems Lab, Institute of Information Science,
> > Academia Sinica, Taiwan (R.O.C.)
> > Tel:886-2-2788-3799 #1667
> > Homepage: http://people.cs.nctu.edu.tw/~chenwj
>
>
--
Wei-Ren Chen (陳韋任)
Computer Systems Lab, Institute of Information Science,
Academia Sinica, Taiwan (R.O.C.)
Tel:886-2-2788-3799 #1667
Homepage: http://people.cs.nctu.edu.tw/~chenwj
Other related posts:
