[CALU] decode-stage, Simulation+Dokumentation

  • From: Benedikt Huber <benedikt@xxxxxxxxxxxxxxxxxx>
  • To: calu-ss2010-tuwien@xxxxxxxxxxxxx
  • Date: Sun, 16 May 2010 23:14:17 +0200

Hallo,
die Implementation scheint ja schon ziemlich weit fortgeschritten zu sein, sehr cool, und Dank an die fleissigen!
Das VHDL Moduldesign sieht uebrigens sehr huebsch aus.

Aufgrund der enormen Mengen VHDL Code die ins Repo gespuelt werden, ist es allerdings nicht mehr ganz einfach den Ueberblick zu behalten. Es waere wirklich gut, wenn zumindest pipeline_types.vhd anstaendig kommentiert waere, sowie kurze READMEs / HOWTOs fuer die anderen (ich hab mit src/README und pisp/SIMULATION.HOWTO begonnen). Ich hab das wahrscheinlich auf der Mailing Liste verpasst, aber es waren (a) neue VHDL files fuer die Testbench notwendig und (b) ein rom.hex File musste in den src Ordner kopiert werden, um die Simulation laufen zu lassen.

Was micht zur id_decode stage bringt:
Die Tests schauen schauen ganz gut aus (pred, branch und loadstore sind noch nicht fertig getestet, ich hoff das geht sich heute noch aus). Die seltsame Namensgebung fuers branching allerdings entzieht sich meinem Verstaendniss: - Laut VHDL Code ist bmiss_sel eine Kontrollleitung, die bestimmt wie die Instruktion den program counter veraendert (PC_NEXT,PC_STACK, PC_MISSTGT??). b_op scheint ein Alias fuer (bmiss_sel != PC_NEXT) zu sein. Aber ich versteh noch immer nicht, was bmiss_sel und PC_MISSTGT bedeuten soll - koennte das jemand (in pipeline_types.vhd?) verstaendlich erlaeutern?

lg, benedikt

p.s.:defunct code (ich weiss, ich bin ein schlechtes Vorbild) sollte man nicht in den master pushen
p.s.s.:
ldc r0, 4095
ldc12 r0, 4095
schaut ohne forwarding uebel aus, oder?

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