[CALU] Re: binsim und UART Bug
- From: Benedikt Huber <benedikt@xxxxxxxxxxxxxxxxxx>
- To: calu-ss2010-tuwien@xxxxxxxxxxxxx
- Date: Tue, 25 May 2010 00:00:35 +0200
On 24.05.2010, at 20:05, Günther Wimpassinger wrote:
Hi,
Hallo,
hat sich in "iomapped" etwas mit binsim verändert? Denn das Script
"target/apps/binsim" funktioniert nicht mehr richtig.
Eigentlich funktioniert es schon noch. Bei revert_uart gab es einen
kleinen Bug (UART EOF sollte ein Fehler sein), der ausgebessert wurde:
apps $ ./binsim revert_uart
X25th of May => Towels Day!!yaD slewoT >= yaM fo ht52
This is another texttxet rehtona si sihT
txet rehtona si sihTThis is another text
ERROR: Reading from UART: EOF
Außerdem habe ich noch einen kleinen Bug im UART ("rd" signal wird
zu lange an "sc_uart" weiter geleitet). Soll ich diesen gleich in
iomapped beheben, oder in einem separaten Branch (mit master als
parent)?
betrifft der bug nur iomapped? dann in iomapped, sonst in master.
Ich habe gesehen, dass Benedikt die Waitstates in die IO-Submodule
verlagert hat. Dabei verwendet er für den UART das Signal "rdy_cnt"
welches von "sc_uart" nicht verwendet wird (ist immer "00").
Ich hab das gemacht, weil (a) nicht alle IO Module wait-state counter
benoetigen und (b) der counter nicht auf alle Module gut passt (z.B.
div). Hoffe das ist ok so.
Wenn genüscht kann ich die "busy" Erzeugung für UART ausbessern und
für SRAM kann ich sie auch von "datamem" nach "sram" verschieben.
Koennen wir irgendwann mal machen, eilt aber nicht so sehr wuerd ich
sagen.
Ich hatte sie ursprünglich in "datamem" um Logik zu sparen.
War mir klar; so braucht man dafuer keinen Multiplexer fuer den
counter-start-value der IO Module.
lg, benedikt
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