Hallo Kollegen, In der Sensitivity-List in VHDL process Strukturen die einen synchronen Prozess darstellen, sind nur die Signale RESET (weil dieser asynchron zu clk ist) und CLK einzufügen. Mehr Signale schaden natürlich nicht, mindern aber die Lesbarkeit des Codes (IMHO). Die Sensitivity List hilft der Simulation, wann welche Prozesse "auszuführen" sind. Immer dann, wenn ein Signal zugewiesen wird (unabhängig von der Wertänderung) werden alle VHDL-Prozesse, bei denen das Signal in der Sensitivity-List steht, ausgeführt. Bei einem synchronen Prozess sind die Signaländerungen aber egal, denn es ist nur wichtig, welche Werte die Signale zum Flankenwechsel haben. lg Günther