Zitat von Benedikt Huber <benedikt@xxxxxxxxxxxxxxxxxx>:
On 25.05.2010, at 13:18, Günther Wimpassinger wrote:Zitat von Benedikt Huber <benedikt@xxxxxxxxxxxxxxxxxx>:Hallo zusammen, erstens, wollen wir uns morgen um 15:00 / 16:00 Treffen? [update: wolfgang ist krank, treffen sollten wir uns trotzdem]Ich bin jedenfalls im Lab. Entweder TiLab (CALU) oder ECS-Lab (HWSW- CoDesign).Ok, ich werd auch kommen. Was habts ihr denn heuer fuer eine Problem fuer die Codesign Uebung?
Wir müssen zwei Bilder mittels Median-Filter entrauschen. D.h. wir sortieren die 9 Pixel (1 Zielpixel und 8 Nachbarpixel = 3x3 Window) und nehmen den 5. hellsten Pixel als Wert für den entrauschten Pixel. Zusätzlich müssen wir noch ein RLE Encoding implementieren. D.h. das Bild komprimieren.
Weiters: In master_iomapped ist jetzt der merge von master und iomapped. In modelsim funktioniert alles wunderbar, nur mitm sc_uart klappts noch nicht so ganz (timing probleme).Wer mir das ansehen, sobald SRAM-SIM funktioniert.umm, also das SRAM Problem in iomapped war eine Dummheit meinerseits (hab den zweiten SRAM Block nicht instanziert...).
Bei der SRAM-Simulation gab es das Problem, dass immer 16 Bit geschrieben oder gelesen wurden, unabhängig davon ob man "ldb/lds/ld" bzw "stb/sts/st" als Instruktion hatte. Das mit dem nicht vorhandenen zweiten Block hab ich nicht gesehen. Betrifft mich aber nicht. Beim sc_uart komm
ich nicht so wirklich weiter, ich glaub ich versteh die wait-state Logik nicht (im Moment wird gar nicht gewartet). Auf jeden Fall gibt der UART nur jedes zweite Zeichen aus. Hilfe willkommen.
Der sc_uart hat/braucht keine wirklichen Wait-States. Das Problem ist, dass sowohl das Signal "rd" alsauch "wr" nur einen Taktzyklus lang anstehen darf. Zur Zeit ist es aber so, dass das Signal "rd" mehrere Taktzyklen ansteht, weil wir ja stallen müssen. Die Daten stellt "sc_uart.vhd" erst mit der nächsten Taktflanke bereit. grüsse Günther