[CALU] Re: 2-Cycle Multiplication & SH-Bits bei ldX/stX imm Instructions/VOTING

  • From: Martin Elshuber <e9825286@xxxxxxxxxxxxxxxxxxxx>
  • To: calu-ss2010-tuwien@xxxxxxxxxxxxx
  • Date: Fri, 21 May 2010 16:05:52 +0200

Martin Elshuber wrote:
Hallo Jungs,

die 2 Cycle Multiplication ist fertig und ins master gepushed.
das sh signal wir im op-decode korrekt gesetzt

ich hab derzeit implementierung mit einem 1 cycle busy gewählt (wie im diagram block v2)

details zur implementierung:
die ALU wurde um eine 2 state statemachine für die multiplikation erweitert um das busy signal zu generieren die megafunction lpm_mult mit einem cycle pipeline delay wurde in der alu für die multiplication instantiert (ca 500LUTs)

 bei mir komme ich ca 65 MHz (kritischer pfad: alu.shifter)

ich denke as liese leicht ändern die von mir vorgeschlagene variante zu verwenden (externe multiplication paralell zu 2 pipeline stages)



frage: solle ich die stallfreie multiplikation implementieren?

vorausichtliche änderungen:
 eigene entity für den multiplizierer
 wb_selmux
 wb_stage_ent/arch bekommt einen eingang (mulresult 64 bit)
 die multiplizierer instantierung würde ich direkt in der pisp_sim machen
 op_decode / pisp_types muß verändert werden:
   ALUOP_MUL fliegt aus dem alu op typ, dafür gibt es ein, mul_en signal
   WBSEL_MUL muß generiert werden und im type angegeben werden

VOTE
 machen wir       : Martin
 machen wir nicht :

lg martin

habs jetzt mal implementiert und in den branch "externmult" gepusht
es funktioniert (65Mhz überraschung)

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